在電源電路中，旁路和退耦都是為了減少電源噪聲。旁路主要是為了減少電源上的噪聲對器件本身的干擾（自我保護）；退耦是為了減少器件產(chǎn)生的噪聲對電源的干擾（家丑不外揚）。有人說退耦是針對低頻、旁路是針對高頻，我認為這樣說是不準確的，高速芯片內(nèi)部開關操作可能高達上GHz，由此引起對電源線的干擾明顯已經(jīng)不屬于低頻的范圍，為此目的的退耦電容同樣需要有很好的高頻特性。本文以下討論中并不刻意區(qū)分退耦和旁路，認為都是為了濾除噪聲，而不管該噪聲的來源。

簡單說明了旁路和退耦之后，我們來看看芯片工作時是怎樣在電源線上產(chǎn)生干擾的。我們建立一個簡單的IO Buffer模型，輸出采用圖騰柱IO驅(qū)動電路，由兩個互補MOS管組成的輸出級驅(qū)動一個帶有串聯(lián)源端匹配電阻的傳輸線（傳輸線阻抗為Z0）。

設電源引腳和地引腳的封裝電感和引線電感之和分別為：Lv和Lg。兩個互補的MOS管（接地的NMOS和接電源的PMOS）簡單作為開關使用。假設初始時刻傳輸在線各點的電壓和電流均為零，在某一時刻器件將驅(qū)動傳輸線為高電平，這時候器件就需要從電源管腳吸收電流。在時間T1，使PMOS管導通，電流從PCB板上的VCC流入，流經(jīng)封裝電感Lv，跨越PMOS管，串聯(lián)終端電阻，然后流入傳輸線，輸出電流幅度為VCC/（2×Z0）。電流在傳輸線網(wǎng)絡上持續(xù)一個完整的返回（Round-Trip）時間，在時間T2結束。之后整個傳輸線處于電荷充滿狀態(tài)，不需要額外流入電流來維持。當電流瞬間涌過封裝電感Lv時，將在芯片內(nèi)部的電源提供點產(chǎn)生電壓被拉低的擾動。該擾動在電源中被稱之為同步開關噪聲（SSN，Simultaneous Switching Noise；SSO，Simultaneous Switching Output Noise）或Delta I噪聲。

在時間T3，關閉PMOS管，這一動作不會導致脈沖噪聲的產(chǎn)生，因為在此之前PMOS管一直處于打開狀態(tài)且沒有電流流過的。同時打開NMOS管，這時傳輸線、地平面、封裝電感Lg以及NMOS管形成一回路，有瞬間電流流過開關B，這樣在芯片內(nèi)部的地結點處產(chǎn)生參考電平點被抬高的擾動。該擾動在電源系統(tǒng)中被稱之為地彈噪聲（Ground Bounce，我個人讀著地tan）。

實際電源系統(tǒng)中存在芯片引腳、PCB走線、電源層、底層等任何互聯(lián)機都存在一定電感值，因此上面就IC級分析的SSN和地彈噪聲在進行Board Level分析時，以同樣的方式存在，而不僅僅局限于芯片內(nèi)部。就整個電源分布系統(tǒng)來說（Power Distribute System）來說，這就是所謂的電源電壓塌陷噪聲。因為芯片輸出的開關操作以及芯片內(nèi)部的操作，需要瞬時的從電源抽取較大的電流，而電源特性來說不能快速響應該電流變化，高速開關電源開關頻率也僅有MHz量級。為了保證芯片附近電源在線的電壓不至于因為SSN和地彈噪聲降低超過器件手冊規(guī)定的容限，這就需要在芯片附近為高速電流需求提供一個儲能電容，這就是我們所要的退耦電容。

所以電容重要分布參數(shù)的有三個：等效串聯(lián)電阻ESR 等效串聯(lián)電感ESL 、等效并聯(lián)電阻EPR Rp 。其中最重要的是ESR、 ESL，實際在分析電容模型的時候一般只用RLC簡化模型，即分析電容的C、ESR、ESL。因為寄生參數(shù)的影響，尤其是ESL的影響，實際電容的頻率特性表現(xiàn)出阻抗和頻率成“V”字形的曲線，低頻時隨頻率的升高，電容阻抗降低；當?shù)阶畹忘c時，電容阻抗等于ESR；之后隨頻率的升高，阻抗增加，表現(xiàn)出電感特性（歸功于ESL）。因此對電容的選擇需要考慮的不僅僅是容值，還需要綜合考慮其他因素。

所有考慮的出發(fā)點都是為了降低電源地之間的感抗（滿足電源最大容抗的條件下），在有瞬時大電流流過電源系統(tǒng)時，不至于產(chǎn)生大的噪聲干擾芯片的電源地引腳。